| 5 | | A l'occasion de l'intégration dans le modèle d'un '''second groupe de 4 SOS''', des problèmes de peaks en sortie DAC ont été rencontrés. Il a été décidé de refondre la gestion des fréquences de travail des blocs dans le modèle du FPGA. Désormais, la fréquence principale est de '''20MHz''' et seuls les blocs connectés à l'extérieur (ADC, DAC, I/O, SDRAM, Gain ADC, Gain DAC, Custom Regs) sont reclockés à 100MHz. Le '''schéma''' ci-dessous en illustre le principe : [[BR]] |
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| 7 | | [[BR]][[Image(Pictures_Digital_Feedback_System:20090327_modele_20MHz.PNG,640)]][[BR]][[BR]] |
| | 5 | A l'occasion de l'intégration dans le modèle d'un '''second groupe de 4 SOS''', des problèmes de peaks en sortie DAC ont été rencontrés. Il a été décidé de refondre la gestion des fréquences de travail des blocs dans le modèle du FPGA. Désormais, la fréquence principale est de '''20MHz''' et seuls les blocs connectés à l'extérieur (ADC, DAC, I/O, SDRAM, Gain ADC, Gain DAC, Custom Regs) sont reclockés à 100MHz. Sous '''Simulink''', un click droit dans le modèle, puis '''Format/Sample Time Colors''' permet de bien vérifier la consistance des '''horloges du modèle''' : [[BR]] |
| | 6 | [[BR]][[Image(Pictures_Digital_Feedback_System:Format_SampleTimeColors.PNG)]][[BR]] |
| | 7 | [[BR]]Nous obtenons 2 horloges principales, l'une à 100MHz (rouge) et la seconde à 20MHz (vert), par exemple pour les DAC :[[BR]] |
| | 8 | [[BR]][[Image(Pictures_Digital_Feedback_System:Format_SampleTimeColors2.PNG,640)]][[BR]] |
| | 9 | [[BR]]Le '''schéma''' ci-dessous en illustre le principe : [[BR]] |
| | 10 | [[BR]][[Image(Pictures_Digital_Feedback_System:20090327_modele_20MHz_1.PNG,640)]][[BR]][[BR]] |
