| | 1 | = Compte-Rendu : 23 Nov. 05 CROC Fabrication Test = |
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| | 3 | [[Timestamp]] |
| | 4 | [[TOC(inline)]] |
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| | 6 | == Deverminage == |
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| | 8 | Il devrait être possible de ré-utiliser le backplane/châssis servant au déverminage des carte de front-end. Le problème doit venir des output communs des CROC dans les 16 slots vers des bus. |
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| | 10 | Les solutions possibles : |
| | 11 | * couper les pins des connecteurs des bus Specs, L0, ChannelB |
| | 12 | * faire un nouveau backplane avec uniquement un connecteur d'alimentation |
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| | 14 | Coût(FEB) : de 330€ à 6500€ pour ~280 cartes |
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| | 16 | Pas de modif sur la carte CROC à prévoir |
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| | 18 | == Pointe de test (Takaya) == |
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| | 20 | Contrainte pour la conception du CROC: |
| | 21 | * disposer des via sur le côté bottom des FPGA '''sans vernis''' pour accéder avec les pointes |
| | 22 | * marge autour des via sans vernis minimum (voir William) |
| | 23 | * diamètre des via >=0.4 |
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| | 25 | Coût(FEB) : 64€/FEB + Forfait 1500€ |
| | 26 | Coût(CROC) : <4000€ ? |
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| | 28 | Prévoir les interconnections avec l'extérieur |
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| | 30 | == JTAG == |
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| | 32 | Le prix semble prohibitif : |
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| | 34 | == Rayons X == |
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| | 36 | Voir quel prix on pourrait obtenir pour une image rayon X de chaque carte en production avec contrôle visuel des soudures. |
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| | 39 | Frederic. |
