Tests du Vendredi 20 janvier 2006

Test avec FE31 checksum 6323 SEQ est version 3X chechsum 4BE4 Trigger dernière version (15) checksum 4773

Les données sont bien lu par le SEQ le retard optimum semble être 12 ou 13 Les delay chip CROC sont a 14 12

on remarque une instabilité pour la valeur de 17 sur le retard SEQ vu a

l'oscillo mais les données semblent OK

TRIGGER Pour les données dans le spy du TrigPGA on a des problèmes a partir d'une fréquence de 43MHZ lorsqu'on utilise tous les FPGA front end ceci semble du a la sortie des test RAM (en clock advance) qui étaient critique On continue le test en utilisant que le FPGA1 avec le programme de test aléatoire. Par erreur le SEQPGA (qui recoit le channel B était resté a 16ns a 45 MHZ il y a des erreurs . On remet le retard SEQ a 12ns (CROC à 14 12) 0 erreur à 46MHZ sur 100 fois 255 valeurs au hasard par contre CROC a 12 10 donne des erreurs . J'ai essayé de lancer un grand test avec plus de statistique mais j'ai commencé à avoir des erreurs SPECS et vu l'heure j'ai arrêté. A REFAIRE LUNDI A 45 ou 44 MHZ avec bonne statistique et SPECS OK!

DONNEES La nouvelle combinaison FE31 SEQ semble marcher très bien à fréquence normale Pour être sur que on n'a pas le problème de CLERMONT avec le premier L0 on ajuste la fréquence des L0 a 51200 (51201 vrai) on a alors 16 L0 avec 1.280 milliseconde entre chaque on charge la version 7 de la testRAM (incremental de 0 à 1023) et on se met enclock advance; comme 51200 est un multiple de 256 on avance de un coup dans la valeur de la RAM à chaque L0. Tout marche bien. On charge le programme de nombre aléatoire de Frédéric. On test alors avec les RAMS en L0 advance à 46 MHZ il y a des erreurs mais 45 MHZ semble fonctionner OK (environ 10000 fois 8 L0 testés mais il n'y a que 200 fois 8 valeurs différentes) A Vérifier avec plus de statistique .